多颗 LT3073 并联的核心目标是提升输出电流能力 ，同时优化噪声性能与热分布。
输出电流与并联颗数（N）近似成正比。例如：
- 2 颗并联：最大输出电流可达 6A；
- N 颗并联：理论最大输出电流 ≈ 3A × N（需考虑镇流电阻的电流损耗，实际略低），满足 FPGA、大功率 RF 模块等大电流负载需求。
输出噪声会按 √N 的比例降低（N 为并联颗数）。例如：
- 单颗噪声：1.2μVrms（10Hz~100kHz，CREF=4.7μF）；
- 2 颗并联：噪声 ≈ 1.2μVrms / √2 ≈ 0.85μVrms；
- 4 颗并联：噪声 ≈ 1.2μVrms / 2 = 0.6μVrms，更适合对噪声敏感的应用（如 RF 电源、高精度数据转换器）。
一、并联方法与原理
多颗 LT3073 并联需严格遵循引脚连接规则、电流均分设计及 PCB 布局要求，核心原理是通过 “引脚同步 + 镇流电阻均分电流” 实现多器件协同工作。
多颗 LT3073 并联 （图片来源于ADI）
具体步骤如下：
1. 关键引脚的强制同步连接
为保证多颗器件的输出电压、参考电压及控制逻辑一致，需将以下引脚直接短接：
- IN 引脚：所有 LT3073 的 IN 引脚连接至同一输入电源，确保输入电压一致，避免因输入电压差异导致输出电流不均。
- OUT 引脚：所有 LT3073 的 OUT 引脚连接至同一公共负载端，作为总输出端；裸露焊盘需焊接到 PCB 大面积铜层，提升散热效率。
- REF 引脚：所有 LT3073 的 REF 引脚短接，形成 “多参考电压源平均值”，抵消单颗器件的参考电压偏差，保证输出电压一致性。
- EN 引脚：所有 EN 引脚连接至同一使能信号，确保多颗器件同步开启 / 关闭，避免部分器件提前工作导致电流失衡。
- BIAS/BIASF 引脚：每颗 LT3073 的 BIASF 引脚需单独并联 2.2μF 旁路电容（满足稳定性要求），所有 BIAS 引脚连接至同一 BIAS 电源。
2. 镇流电阻（Ballast Resistor）的关键设计
为解决多颗器件因输出阻抗差异导致的电流均分问题，需在每颗 LT3073 的 OUT 引脚与公共负载之间串联一颗镇流电阻，核心要求如下：
- 阻值选择：典型值为 2mΩ，可通过 PCB 走线实现（如 2oz 铜厚、20mil 宽的 PCB 走线，每英寸电阻约 13.6mΩ，需精确控制长度以保证阻值）；也可使用专用采样电阻。
- 安装位置：镇流电阻必须位于 “LT3073 的 OUT 引脚” 与 “反馈 SENSE 抽头” 之间（即 SENSE 引脚需连接至镇流电阻靠近负载的一端），确保反馈环路能补偿镇流电阻的压降，不影响输出电压精度。
- 工艺要求：镇流走线区域禁止焊接，避免焊料改变走线电阻，导致电流均分失效。
3. VIOC 引脚的特殊处理（若使用）
若需通过 VIOC 控制上游开关转换器（优化输入 - 输出压差、降低功耗），仅需将其中一颗 LT3073 的 VIOC 引脚连接至开关转换器的 FB 引脚，其余 LT3073 的 VIOC 引脚悬空即可。
4. PCB 布局辅助要求
- 散热设计：IN/OUT 引脚需焊接到大面积铜层，并通过热过孔连接至内层铜层，分散每颗器件的功耗（多颗并联后总功耗不变，但单颗功耗降低，结温更低）。
- 阻抗控制：IN/OUT 走线需短而宽，减少寄生电感，避免大电流下的电压跌落；每颗器件的输入侧需并联 47μF 输入电容，抑制输入瞬态噪声。
总结
多颗 LT3073 并联的核心是 “引脚同步 + 镇流电阻均分电流”，通过短接 IN/OUT/REF/EN 引脚保证电压与控制一致性，通过 2mΩ 镇流电阻实现电流均分，最终实现 “更高输出电流、更低噪声、更优热分布” 的目标，适用于大电流、低噪声、高可靠性的电源场景（如 FPGA 核心电源、RF 功率放大器电源等）。
相关型号：
- ADI LDO LT3073
- 开发板 EVAL-LT3073-AZ
- ADI DC-DC 开关稳压器 LT8609
相关资料
- LT3073 数据手册
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