布局总则
在高速总线（如PCIe、DDR、USB、SerDes等）的PCB布局阶段，合理的器件摆放和层叠规划直接影响信号完整性（SI）、电源完整性（PI）和电磁兼容性（EMC）。以下是关键布局原则：
层叠规划
优先使用完整地平面，确保高速信号参考低阻抗回流路径，避免跨分割。
关键信号层（如高速差分对）应紧邻地平面，以减少串扰和阻抗突变。
电源层与地平面紧耦合，降低电源噪声，提高PI性能。
与完整参考面（地平面）的叠层距离要小于其他面的一半。
关键器件布局
高速器件（如CPU、FPGA、SerDes芯片）优先摆放，缩短关键信号路径。
去耦电容靠近电源引脚（优先0402/0201封装），减小高频回路电感。
时钟/高速信号驱动器远离敏感模拟电路，避免干扰。
高速信号走线规划
差分对严格等长、对称走线，控制对内偏差（通常≤5mil）。
避免高速信号穿越不同电源域，防止参考平面不连续。
关键信号（如时钟、高速串行总线）优先走内层，减少外部干扰。
电源与地处理
采用多点接地，避免地弹（Ground Bounce）问题。
电源分割避免形成狭长区域，防止阻抗突变。
敏感模拟电路（如PLL、ADC）使用独立地平面，数字/模拟地单点连接。
散热与EMC考虑
大电流器件（如电源芯片）远离高速信号，避免热噪声耦合。
高速接口（如USB、以太网）靠近板边摆放，并做好ESD防护。
屏蔽罩（金属壳）提前规划位置，避免后期修改影响布局。
可制造性（DFM）与可测试性（DFT）
测试点（间距≥50mil），方便后期调试与飞针测试。
BGA器件下方避免放置过孔，防止焊接不良。
高速连接器引脚匹配PCB阻抗，避免阻抗失配导致反射。
总结
高速PCB布局的核心是缩短关键路径、优化参考平面、降低噪声耦合。
布线总则
参考瑞芯微RK3568硬件设计指导书，并结合瑞芯微RK3588、飞腾E2000Q、海思HI3093等主控平台的同类型总线PCB设计规范，整理形成我司常用高速总线布局规则如下表所示。
针对内存信号走线设计，考虑到我司PCB信号仿真能力的限制，建议优先采用主控芯片Demo板的成熟布局布线方案。如确需进行重新布局布线，则应严格遵循主控厂商推荐的走线拓扑结构、线宽线距规范，以及等长和阻抗控制要求。
布线特殊处理方案细则
为保障高速走线阻抗连续性，走线时需要关注换层、串接电容电阻、接入芯片或者连接器焊盘、以及长距离走线的特殊处理方式，说明如下。
缝合地孔
当信号参考面发生变化时，也应该参考地平面，并且缝合地过孔要靠近信号过孔；对于差分信号，推荐缝合地过孔和信号过孔的距离小于30mil。
反焊盘设计
在走线发生变化时，为了保证阻抗连续性，通常会加入反焊盘设计。常用反焊盘设计有如下几种可以参考。
过孔
差分对过孔穿过的电源层和地层，该层过孔的反焊盘（ Anti-Pad）直径应该比过孔焊盘直径大 20mil，过孔之间不能覆铜，需形成两个孔的椭圆形反焊盘。
AC耦合电容
差分对串接的 AC 耦合电容应对称放置。两电容边沿之间的距离应不小于30mil。电容前的差分走线应控制等长，电容后的差分走线也应控制等长。整个差分对走线长差不超过 5mil。如果信号需要换层，最好在距离 AC 耦合电容100mil 内换层。
为减少 AC 电容处的阻抗跳变，应将电容正下方的参考地做挖空处理。挖空与电容器及其焊盘形状相同，尺寸略大。为防止噪声问题，挖空处相邻信号层的位置不能有走线和电源平面。
信号焊盘
焊盘的下方必须挖空一层来保证阻抗的连续性，挖空的大小，不小于封装焊盘尺寸。
长距离走线（超2inch）
对于 PCB 板上传输的信号来说，包括FR4在内的许多电介质材料，在低速低频传输时一直被认为是均匀的。但当电子信号速率达到 Gbps 级别时，这种均匀性假设不再成立，此时交织在环氧树脂基材中的玻璃纤维束之间的间隙引起的介质层相对介电常数的局部变化将不可忽视，介电常数的局部变化将使线路的时延和特征阻抗与空间相关，从而影响高速信号的传输。基于 FR4 的测试数据表明，由于微带线与玻纤束相对位置差异，导致测量所得的传输线有效介电常数波动较大，它会严重影响数据速度为 5-10Gbps 的差分信号线。
如果有长距离走线，建议考虑一下PCB玻璃纤维编织效应，有条件的尽量避免长距离一个方向走线，建议修改成10度的旋转走线方式。