简化高速 5G 和数据转换器设计中频率稳定性的实现

在高速数据转换器和 5G 无线电设计中，频率源往往是隐藏的瓶颈。随着数据传输速率的攀升和 5G 向更高频段的推进，性能要求变得更加难以满足。需求清单不断增加，其方向往往与性能目标相冲突。

就像建筑物的地基一样，如果频率源发生变化，建在其上的一切都会受到影响。时钟或本地压控振荡器 (VCO) 就是那个地基，其任何不稳定都会传播到整个系统，无论其他部分设计得多么精心，都无法弥补。

每个频率合成器的核心都是一个锁相环（缩写 PLL）。PLL 是将输出频率锁定到精确基准并保持不变的机制。它将稳定、可控的频率源与漂移的振荡器区分开来。

无线电、雷达、相控阵、多频段测试设备和无线基础设施等现代应用需要不断在不同频率之间跳变，以避免干扰、支持多信道或以电子方式进行波束调向。每次系统改变频率时，其 PLL 必须重新锁定。在此之前，信号是不稳定的，基本上无法使用。重新锁定时间直接影响整个产品的响应速度。

数据转换器的工作原理是以精确、规律的时间间隔测量输入信号，通常每秒测量数百万次。时钟决定每次测量的时间。时钟中的任何时序不确定性（亦称抖动）都意味着测量发生在错误的时刻，从而引入误差，这些误差在输出端表现为噪声。信号越快，这种影响就越严重。

在 5G 无线电中，同样的问题会以不同的形式出现。本地振荡器将无线电信号精确置于正确的频率上。时钟源中的相位噪声会转化为采样抖动，直接限制转换器的信噪比 (SNR)，并最终影响误差矢量幅度 (EVM) 等系统级指标。

在这两种情况下，结果都是一样的：频率源的不确定性会带来了下游无法纠正的误差。标榜具有卓越动态性能的转换器，只有在驱动它的时钟同样精确时，才能实现其目标性能指标。

实际上，合成器的相位噪声决定了时钟信号中累积了多少时序不确定性（以 RMS 抖动表示，这是一个代表这些时序误差平均大小的单一数值），因此也决定了在信号被数字化之前，已消耗了多少转换器的噪声和失真预算。

设计考虑因素

在设计高速数据转换器和 5G 应用时，必须考虑可能影响性能的各种权衡因素：

• 相位噪声决定本底噪声，设定了动态范围上限，从而确定了可实现的最佳信号清晰度，无论其他方面有多么出色。在 5G 无线电中，它决定了调制方案是否能在接收器上解码。
• 频率范围决定了灵活性。一个能够覆盖目标频段而无需外部倍频或分频的合成器，可以简化设计，减少元器件数量，并消除由这些额外级联引入的噪声和复杂性。
• 锁定时间决定了系统能够多快地切换信道或响应动态条件——这在跳频和波束调向应用中至关重要。

PLL 通过持续将其输出与基准进行比较并进行校正，来锁定到一个频率。这个校正过程由反馈环路控制，和任何反馈环路一样，它需要时间稳定下来，因为环路必须检测误差、做出响应并稳定下来，然后输出才可以使用。

在传统设计中，决定 PLL 响应速度的环路带宽也直接影响相位噪声性能。扩大环路来加快锁定速度会使相位噪声恶化。缩小环路来改善相位噪声会对锁定时间产生负面影响。这种根本性的权衡意味着设计人员必须选择哪个对他们的应用更重要——并承担这种选择的后果。

最新一代的集成式分数 N 分频合成器直接解决了这些权衡问题。早期的方案迫使设计人员在相位噪声性能和集成度之间做出选择，而更新的器件则将超低相位噪声、宽频率覆盖、快速锁定时间和紧凑的封装结合在一起，将以前需要多个分立元件的部分整合到一个单一的解决方案中。

对于数据转换器时钟，这意味着频率源的本底噪声不再是系统动态范围的限制因素。对于 5G 无线电设计而言，这意味着实现苛刻的误差矢量幅度目标成为一个已经解决的频率源问题，而不是一个必须围绕其进行工程设计的问题。

现代射频系统通常使用分数 N 分频 PLL 合成器生成采样时钟和本地振荡器。虽然这些架构允许极精细的频率分辨率，但分频比的调制会引入量化噪声和分数杂散，从而影响整体的相位噪声曲线。放大器或滤波器产生的噪声会影响信号，但频率源产生的噪声会破坏基准，而不良的基准会破坏所有依赖于基准的模块。

片上 VCO 简化了电路板设计

宽带频率合成传统上意味着用分立元件（外部 VCO、PLL、缓冲器等）来组装信号链以及要面临随之而来的布局难题。Analog Devices, Inc.(ADI) 通过将 VCO 集成在芯片内的解决方案简化了电路板设计，将整个信号链整合到一个器件中，并具备用于频率跳变的快速校准能力，同时不牺牲 5G 无线电和高速数据转换器设计所需的相位噪声和抖动性能。

频率的切换不是一蹴而就的。当 PLL 收到切换到新频率的指令时，它需要经过三个不同的阶段，然后才能将输出变为可用频率。一开始，它收到的是切换命令。随后，它在内部搜索适当的设置，以产生所需的频率；这一搜索阶段是最慢的部分，在现代宽带设备中通常需要 100 到 250 微秒。最后，它稳定下来，确保输出足够干净可用。

ADI 的 ADF4382 系列直接解决了中间环节慢的问题。为了快速校准，它不需要在每次要求切换频率时重新搜索，而是使用一个片上查找表，其中包含 32 个频率范围内已知点的预计算设置。当需要一个新频率时，它会找到两个最近的存储点，并在这两个点之间进行内插，从而几乎可以立即得出正确的设置。这样，总锁定时间就能缩短到 10 微秒以内，最短 2 微秒。

三款器件都采用了具有双核心和 512 个重叠波段的 VCO。它们也具有相同的品质因数 (-239 dBc/Hz)、相同的超低抖动性能和相同的快速校准能力。不同之处在于频率覆盖范围：

• ADF4382（图 1）覆盖 687.5 MHz 至 22 GHz 的输出范围，是该系列中覆盖范围最高的产品，也是毫米波 5G 无线电设计以及宽带雷达、测试仪器等需要在高频段工作的其他应用的自然起点。

图 1：图中展示的为 ADF4382 功能架构示意图，其中包含一个工作在 11 GHz 到 22 GHz 范围的集成高频 VCO。内部射频输出分频器提供可选输出频率 (÷1/2/4/8/16)，而差分射频输出缓冲器则输出最终信号。（图片来源：Analog Devices, Inc.）

• 推荐将 ADF4382A（图 2）用于高性能数据转换器时钟，覆盖 2.87 GHz 至 21 GHz 的输出范围，并在多个输出端上自动对齐输出与输入参考边沿。这样，在设计中就可以来自同一时钟源、具有一致时序关系的多个转换器。

图 2：ADF4382A 针对高速数据转换器系统中要求苛刻的时钟应用进行了优化。（图片来源：Analog Devices, Inc.）

• 与 ADF4382 相比，ADF4383（图 3）的覆盖范围向下扩展，扩大了在较低频段工作的设计的适用性，同时保留了该系列的全部性能架构，包括快速校准和相同的品质因数。它将 VCO 范围略微向下移至 10 GHz 至 20 GHz，通过内部分频器可使输出频率低至 625 MHz。它提供了改进的相位噪声性能，非常适合需要极其纯净的微波时钟和本地振荡器的系统。

图 3：ADF4383 将覆盖范围扩展到较低的微波频段，同时为高性能射频和数据转换器应用提供更纯净的时钟生成。（图片来源：Analog Devices, Inc.）

所有三个变体都采用输出分频器架构。ADF4382 和 ADF4383 的分频器支持 1、2、4、8 和 16 的分频比。ADF4382A 具有 ÷2 和 ÷4 输出分频器，可分别生成 5.75 GHz 至 10.5 GHz 和 2.875 GHz 至 5.25 GHz 两个特定子范围内的频率。

这种架构允许设计人员将每个器件较高的基础 VCO 频率转换为适合特定设计需求的时钟或本地振荡器频率。由于输出分频器位于 PLL 反馈环路内部，输出可以自动对齐到输入参考边沿，这大大简化了多芯片同步。

用软件解决硬件问题

ADF4382 系列具有亚皮秒分辨率的可编程基准到输出延迟，这意味着器件之间的时序关系可以通过软件来精确设置，而不再完全依赖于精确的电路板布局。这样，一个历史上难以解决的硬件问题就变成了一个可管理的可编程问题。

使用快速校准时，如果工作温度与创建时的温度偏差超过 ±20°C，则应重新生成查找表。对于将宽温工作与快速频率变化相结合的设计（如汽车或工业户外应用），这变成了一个直接的固件考虑事项，而非根本性限制。

对于产品设计人员来说，选择过程非常简单。确定目标输出频率，检查哪个变体的范围能干净地覆盖它而无需外部倍频或分频，然后据此选择。在大多数情况下，器件的内部输出分频器会处理从基础 VCO 频率到特定设计所需的时钟或本地振荡器频率的转换。无论哪个变体适合应用，其基础性能架构是相同的——相同的品质因数、相同的快速校准能力和相同的集成优势。

结语

通过减少频率切换时间，ADI 的 ADF4382、ADF4382A 和 ADF4383 分数 N 分频 PLL 旨在使跳频设计更快、响应更灵敏、效率更高，同时不增加时序风险。如果需求发生变化，由于其共享的架构，设计可以清晰地从一种变体转换到另一种。