有时我们会发现，通过ADC测出来的信号，在实际PCB电路上找不到源头。有可能是你的ADC抗混叠模拟前段设计出了问题。
频率混叠
我们举一个实例来看什么是频率混叠：
如下图，fs为采样频率，fin为信号频率。当fs<2fin，fs=1.3fin时，黑色虚线是实际的信号波形，红色实线为采样得到的波形。我们可以看到采样得到的波形已经脱离实际波形。这就发生了混叠现象。
图 1当 fs<2fin, 频率混叠发生
假定信号频率fin=900kHz，采样频率fs=1MHz。下图红色正弦波是实际信号，蓝色正弦波是通过ADC采样之后的信号。我们实际看到的混叠频率fa=100kHz。
图 2 时域中，信号频率与混叠频率的关系 （图片来源于TI）
根据奈奎斯特采样定律，采样频率至少是信号频率的两倍以上。如果采样频率小于信号频率的两倍就会发生混叠现象。
我们切换到频域，更容易看清这个问题。
图 3 频域中，信号频率与混叠频率的关系 （图片来源于TI）
在频域图里，根据奈奎斯特采样定律，任何大于fs/2的频率信号将会镜像折叠到0到fs/2的频率范围内。当采样频率fs=1MHz时，所有大于500kHz（fs/2）的信号，将会折叠到0到500kHz频率范围内。当信号频率fin=900kHz，这时读取到的混叠信号fa =fs-fin=1MHz-900kHz = 100kHz。
为了避免频率混叠的发生，通常的做法是加一些外围电路（滤波器），来把产生频率混叠的一些频率滤除，从而防止频率混叠。
Digi-Key ADC模数转换器
针对不同类型ADC, 不同应用中噪声的类型，抗混叠设计往往需要综合考虑。
更多内容，可以看以下的帖子：
模拟基础知识 - 第 5 部分：处理 SAR ADC 输入驱动难题
这篇ADC频率混叠的科普文章讲得很直观，用900kHz信号被1MHz采样后混叠到100kHz的例子，把奈奎斯特采样定律讲得清清楚楚。时域和频域图对比也很到位。
Sigma-Delta ADC虽然自带数字滤波，但文章说"不能完全避免混叠"，那在实际项目中，你们是怎么评估外围模拟滤波器的截止频率和阶数的？特别是多通道同步采样时，这个选型挺头疼的。有没有具体的计算经验分享？
推荐看这个ADI的应用笔记：
外围模拟抗混叠滤波器（Antialiasing Filter）的截止频率和阶数需结合采样系统指标（动态范围 DR、过渡带）和滤波器类型特性综合判定，具体步骤如下：
- 采样频率相关：设信号最高频率为 fs（奈奎斯特频率的 2 倍），采样频率为 fa（过采样倍数决定 fa 与 fs 的关系）。
- 系统动态范围（DR）：由混叠信号导致的不可区分误差决定，对应图中 “Stopband Attenuation（阻带衰减）”，是滤波器需满足的核心性能指标。
- 过渡带（Transition Band）：滤波器通带截止频率 fa 到阻带起始频率（fs−fa 或 Kfs−fa）的频率区间，是滤波器设计的核心约束。
截止频率（fa）的评估方法
- 确定过采样倍数：文档建议初始采样频率 fa 设定为信号最高频率 fs 的 2.5~4 倍（过采样）。过采样会压缩过渡带的绝对带宽要求，降低模拟滤波器的设计难度。
- 结合过渡带定义截止频率：
- 抗混叠滤波器的通带截止频率直接取系统采样频率对应的 fa（图 6A/6B 中横坐标的 fa 点）。
- 阻带起始频率为 fs−fa（或 Kfs−fa，K 为过采样倍率），过渡带即为 fa 到该阻带频率的区间。
滤波器阶数的评估方法
阶数由 过渡带锐度 和 目标阻带衰减（DR） 共同决定，需匹配滤波器类型的衰减特性：
明确滤波器类型的衰减斜率：不同类型滤波器的阻带衰减速率不同，是计算阶数的核心依据：
比如，巴特沃斯（Butterworth）：每阶提供约 6 dB / 倍频程的衰减（如 60 dB 衰减需 10 阶，1 倍频程过渡带）。
感谢楼主的精彩科普，图文并茂，把混叠问题讲得非常清楚！在我们的BMS设计中，高频噪声干扰确实是个绕不开的话题，这篇文章给了我很多启发。另外有几个问题想请专家解答？
在BMS设计中，我们现在大量使用内置了Sigma-Delta ADC和数字滤波器（如Sinc3）的专用AFE芯片。想请教一下博主和各位同行，在这种架构下，对于前端的模拟抗混叠滤波器，大家在设计上有什么权衡和考量？比如，是倾向于简化模拟部分，完全依赖芯片内部的过采样和数字滤波能力，还是依然会保留一个设计得当的无源RC滤波器来抑制带外强干扰（如逆变器噪声）？
可以看下面这个帖子：
Δ-Σ ADC 抗混叠滤波器组件选择
将分析分为三个部分会有所帮助：
- 差分滤波器截止频率应该是多少？
- 我应该选择多大阻值的滤波电阻器？
- 我应该选择多大容值的差分和共模电容器？
请看Δ-Σ ADC 抗混叠滤波器组件选择，里面有详细描述。
黑巧克力逗
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感谢分享这么直观的 ADC 频率混叠原理！之前做音频采集时遇到过明明采样率够、还是有莫名低频噪声的情况，现在回头看大概率是混叠导致的。想请教下大家：实际电路中，RC 低通、有源滤波器、SAR ADC 内置滤波这几种，分别更适合什么场景？有没有简单的选型经验可以参考？
实际电路中，混叠不是噪声，不是靠滤波器滤除了，而是靠设计来规避。RC 低通滤波器、有源滤波器、SAR ADC 内置滤波，滤除的作用不一样。
RC 低通滤波器：
物理位置： 紧贴 ADC 的输入引脚。
核心作用：
电荷缓冲：SAR ADC 在采样瞬间，内部电容会有一个“抓取”电荷的过程，产生瞬态反冲（Kickback）。RC 里的 C 就充当一个小型“水库”，提供瞬时电流，稳定电压。
限制宽带噪声：滤除前端运放产生的高频热噪声，防止这些噪声在量化时混叠入基带。
适用场景：所有 SAR ADC 信号链的末端。
有源滤波器：
物理位置： 传感器调理级或前置放大级。
核心作用：
高阶抑制：提供更陡峭的衰减（如 -40dB/dec 或更高）。RC 滤波器只有 -20dB/dec，很难滤除掉靠近采样频率的干扰。
阻抗变换：高输入阻抗（不带走传感器电流），低输出阻抗（有力驱动后续电路）。
适用场景：信号环境恶劣、干扰源频率与信号频率较近、或需要对信号进行增益放大的场景。
SAR ADC 内置滤波：
物理位置： ADC 内部数字后端。
核心作用：
过采样与抽取：通过极高的频率采样，然后在数字域进行低通滤波和下采样。
提高动态范围：每 4 倍过采样理论上可以增加 1-bit 的分辨率。
如果高频噪声在进入 ADC 之前没有被模拟滤波器滤掉，它会直接混叠进数字信号中，此时内置滤波也救不回来。
更多内容，请看下面帖子：
SAR ADC 驱动RC电路能否起到抗混叠的作用？
